MOS管最明显的特征是开关特征好，因而被普遍使用在需求电子开关的电路中，常见的如开关电源和马达驱动，也有照明调光。即兴在的MOS驱动，有几个特殊的要求。

1.低压使用：当应用5V电源，这时辰如其应用传统的图腾柱构造，鉴于三极管的be有0.7V左右的压降，导致现实终极加以在gate上的电压除非4.3V。这时辰，咱们选用标称gate电压4.5V的MOS管就在必然的风险。同一的问题也产生在应用3V或者其他低压电源的场所。

2.宽电压使用：输入电压并不是一个恒定值，它会跟随时期或者其他要素而变动。这个变动导致PWM电路供给MOS管的驱动电压是不固定定的。

为了让MOS管在高gate电压下安全，很多MOS管内置了固定压管强行限度局限gate电压的幅值。在这种情况下，当供的驱动电压超度过固定压管的电压，就会伸起较大的动态功耗。

同步，如其简略的用电阻分压的规律下降gate电压，就会涌现输入电压比较高的时辰，MOS管任务良好，而输入电压下降的时辰gate电压不可，伸起导通不够到底，从而增添功耗。

3.双电压使用：在一些把持电路中，逻辑有些应用类型的5V或者3.3V数字电压，而功比值有些应用12V甚至更高的电压。两个电压选择共位置式连接。

这就提出一个请求，需求应用一个电路，让低压侧能行有效的把持压服侧的MOS管，同步压服侧的MOS管也同一见面对1和2中提到的问题。

在这三种情况下，图腾柱构造无法满意出口请求，而很多即兴成的MOS驱动IC，如同也没有包含gate电压限度局限的构造。

遂我设计了一个对立通用的电路来满意这三种要求。

电路图如次：

这边我只针对NMOS驱动电路做一个简略辨析：Vl和Vh区别是低端和高端的电源，两个电压可以是相通的，只是Vl不应当超度过Vh。Q1和Q2结合了一个反置的图腾柱，用来实即兴割裂，同步确保两只驱动管Q3和Q4不会同步导通。R2和R3供了PWM电压基准，经过转变这个基准，可以让电路任务在PWM记号波形比较峭拔的位置。Q3和Q4用来供驱动电流动，鉴于导通的时辰，Q3和Q4对立Vh和GND最低都除非一个Vce的压降，这个压降通常除非0.3V左右，大大低于0.7V的Vce。R5和R6是反馈电阻，用于对gate电压举行采样，采样后的电压经过Q5对Q1和Q2的基极发出一个激烈的负反馈，从而把gate电压限度局限在一个有限的数值。这个数值可以经过R5和R6来调整。

最末，R1供了对Q3和Q4的基极电流动限度局限，R4供了对MOS管的gate电流动限度局限，也执意Q3和Q4的Ice的限制。需要的时辰可以在R4上面并联加以速电容。这个电路供了如次的特征：

1，用低端电压和PWM驱动高端MOS管。

2，用小幅度的PWM记号驱动高gate电压要求的MOS管。

3，gate电压的峰值限度局限

4，输入和输出电流限度局限

5，经过应用合适的电阻，可以达成很低的功耗。

6，PWM记号反相。NMOS并不需求这个特征，可以经过前置一个反相器来解决。在设计便携式装备和无线出品时，提高出品机能、延年益寿电池任务时期是设计人员需求面临的两个问题。DC-DC替换器物有效力高、出口电流动大、动态电流动小等优点，异常适合于为便携式装备供电。眼前DC-DC替换器设计技术发展首要趋势有：

(1)高频化技术：跟随开关频比值的提高，开关改换器的体积也随之减少，功比值密度也获得大幅提升，动态相应获得改革。小功比值DC-DC替换器的开关频比值将上升到兆赫级。

(2)低出口电压技术：跟随半半导体创造技术的不断发展，微处置器和便携式电子装备的任务电压越来越低，这将求未来的DC-DC改换器能行供低出口电压以服微处置器和便携式电子装备的请求，这些技术的发展对电源chip电路的设计提出了更高的请求。

率先，跟随开关频比值的不断提高，对开关元件的机能提出了很高的请求，同步务必具有响应的开关元件驱动电路以确保开关元件在高达兆赫级的开关频比值下正常任务。其次，对电池供电的便携式电子装备来说，电路的任务电压低(以锂电池为例，任务电压2.5～3.6V)，故此，电源chip的任务电压较低。

MOS管具有很低的导通电阻，耗损能量较低，在眼前流动行的高效DC-DCchip中多选择MOS管作为功比值开关。只是鉴于MOS管的寄生电容大，一般情况下NMOS开关管的栅极电容高达几十皮法。这对设计高任务频比值DC-DC转换器开关管驱动电路的设计提出了更高的请求。

在低电压ULSI设计中有多种CMOS、BiCMOS选择自举升压构造的逻辑电路和作为大容性负载的驱动电路。这些电路能行在低于1V电压供电环境下正常任务，而且能行在负载电容1～2pF的环境放工作频比值能行达成几十兆甚至上百兆赫兹。本文正是选择了自举升压电路，设计了一种具有大负载电容驱动能力的，符合于低电压、高开关频比值升压型DC-DC替换器的驱动电路。电路基于SamsungAHP615BiCMOS工艺设计并经度过Hspice仿真验证，在供电电压1.5V，负载电容为60pF时，任务频比值能行达成5MHz以上。

自举升压电路

自举升压电路的规律图如图1所示。所谓的自举升压规律执意，在输入端IN输入一个方波记号，使用电容Cboot将A点电压抬升至高于VDD的电平，这么就可以在B端出口一个与信号输入反相，且高电平高于VDD的方波记号。具体任务规律如次：

当VIN为高电平时，NMOS管N1导通，PMOS管P1截止，C点电位为低电平。同步N2导通，P2的栅极电位为低电平，则P2导通。这就使得此刻A点电位约为VDD，电容Cboot两端电压UC≈VDD。鉴于N3导通，P4截止，因而B点的电位为低电平。这段时期称为预充电周期。

当VIN变为低电平时，NMOS管N1截止，PMOS管P1导通，C点电位为高电平，约为VDD。同步N2、N3截止，P3导通。这使得P2的栅极电位升天，P2截止。此刻A点电位等同C点电位加以上电容Cboot两端电压，约为2VDD。同时P4导通，故此B点出口高电平，且高于VDD。这段时期称为自举升压周期。

现实上，B点电位与负载电容和电容Cboot的大小关于，可以依据设计需求调理。具体相干将在绍介电路具体设计时仔细议论。在图2中给出了输入端IN电位与A、B两点电位相干的表图。

驱动电路构造

图3中给出了驱动电路的电路图。驱动电路选择Totem出口构造设计，上拉驱动管为NMOS管N4、晶体管Q1和PMOS管P5。下拉驱动管为NMOS管N5。图中CL为负载电容，Cpar为B点的寄生电容。虚线框内的电路为自举升压电路。

本驱动电路的设计思惟是，使用自举升压构造将上拉驱动管N4的栅极(B点)电位抬升，使得UB>VDD+VTH，则NMOS管N4任务在线性区，使得VDSN4大大减少，终极可以实即兴驱动出口高电平达成VDD。而在出口低电平时，下拉驱动管自己就任务在线性区，可以确保出口低电平位GND。故此无需增添自举电路也能达成设计请求。

思索到此驱动电路使用于升压型DC-DC替换器的开关管驱动，负载电容CL很大，一般能达成几十皮法，还需求进一步增添出口电流动能力，故此增添了晶体管Q1作为上拉驱动管。这么在输入端由高电平变为低电平时，Q1导通，由N4、Q1同步供电流动，OUT端电位神速上升，当OUT端电位上升到VDD-VBE时，Q1截止，N4持续供电流动对负载电容充电，直到OUT端电压达成VDD。

在OUT端为高电平间，A点电位会鉴于电容Cboot上的电荷走漏等缘故而降落。这会使得B点电位降落，N4的导通性降落。同步鉴于同一的缘故，OUT端电位也会有所降落，使出口高电平不能保全在VDD。为了防备这种即兴象的涌现，又增添了PMOS管P5作为上拉驱动管，用来添补OUT端CL的走漏电荷，护持OUT端在全部导通周期内为高电平。

驱动电路的传输特征瞬态相应在图4中给出。就中(a)为上升沿瞬态相应，(b)为降落沿瞬态相应。从图4中可以看出，驱动电路上升沿显著分为了三个有些，区别对应三个上拉驱动管起主干作用的时间。1阶段为Q1、N4协同作用，出口电压神速抬升，2阶段为N4起主干作，使出口电平达成VDD，3阶段为P5起主干作用，护持出口高电平为VDD。同时还可以缩短上升时期，降落时期满意任务频比值在兆赫兹级以上的请求。

需求注重的问题及仿真结实

电容Cboot的大小实在定

Cboot的最小值可以比照以下方法确定。在预充电周期内，电容Cboot上的电荷为VDDCboot。在A点的寄生电容(计为CA)上的电荷为VDDCA。故此在预充电周期内，A点的总电荷为Q_{A1}=V_{DD}C_{boot}+V_{DD}C_{A}(1)B点电位为GND，故此在B点的寄生电容Cpar上的电荷为0。

在自举升压周期，为了使OUT端电压达成VDD，B点电位最低为VB=VDD+Vthn。故此在B点的寄生电容Cpar上的电荷为Q_{B}=(V_{DD}+V_{thn})Cpar

(2)疏忽MOS管P4源漏两端压降，此刻Cboot上的电荷为VthnCboot，A点寄生电容CA的电荷为(VDD+Vthn)CA。A点的总电荷为QA2=V_{thn}C_{BOOT}+(V_{DD}+V_{thn})C_{A}

(3)同步依据电荷守恒又有Q_{B}=Q_{A}-Q_{A2}

(4)概括式(1)～(4)可得C_{boot}=frac{V_{DD}+V_{thn}}{v_{DD}-v_{thn}}Cpar+frac{v_{thn}}{v_{DD}-v_{thn}}C_{A}=frac{V_{B}}{v_{DD}-v_{thn}}Cpar+frac{V_{thn}}{v_{DD}-v_{thn}}C_{A}

(5)从式(5)中可以看出，Cboot随输入电压变小而变大，而且随B点电压VB变大而变大。而B点电压径直影响N4的导通电阻，也就影响驱动电路的上升时期。故此在现实设计时，Cboot的取值要大于式(5)的计算结实，这么可以提高B点电压，下降N4导通电阻，减少驱动电路的上升时期。P2、P4的尺寸问题将公式(5)重行整顿后得：V_{B}=({V_{DD}-V_{thn})frac{C_{boot}}{Cpar}-V_{thn}frac{C_{A}}{Cpar}

(6)从式(6)中可以看出在自举升压周期内，A、B两点的寄生电容使得B点电位下降。在现实设计时为了获得合适的B点电位，除了增添Cboot大小外，要放量减少A、B两点的寄生电容。在设计时，预充电PMOS管P2的尺寸尽可能性的取小，以减少寄生电容CA。而对B点的寄生电容Cpar来说，首要是上拉驱动管N4的栅极寄生电容，MOS管P4、N3的源漏极寄生电容只占一小有些。咱们在前面的辨析中疏忽了P4的源走电压，故此设计时将放量的加以大P4的宽长比，使其在自举升压周期内的源走电压很小可以疏忽。只是P4的尺寸以不能太大，要确保P4的源极寄生电容远远小于上拉驱动管N4的栅极寄生电容。

阱电位问题

如图3所示，PMOS器件P2、P3、P4的N-well连接到了自举升压节点A上。这么做的目标是，在自举升压周期内，防备他们的源/漏--阱结导通。同时这还可以防备在源/漏--阱正偏时发出由寄生SRC伸起的闩锁即兴象。

上拉驱动管N4的阱偏置电位要接到它的源极，最好不要径直接地。这么做的目标是消除衬底偏置效应对N4的影响。

Hspice仿真验证结实

驱动电路基于SamsungAHP615BiCMOS工艺设计并经度过Hspice仿真验证。在表1中给出了电路在两样任务电压、两样负载环境下的上升时期tr和降落时期tf的仿真结实。在图5中给了电路任务在输入电压1.5V、任务频比值为5MHz、负载电容60pF环境下的出口波形。结合表1和图5可以看出，此驱动电路能行在任务电压为1.5V，任务频比值为5MHz，而且负载电容高达60pF的环境下正常任务。它可以使用于低电压、高任务频比值的DC-DC替换器中作为开关管的驱动电路。

定论：本文选择自举升压电路，设计了一种BiCMOSTotem构造的驱动电路。该电路基于SamsungAHP615BiCMOS工艺设计，可在1.5V电压供电环境下正常任务，同时在负载电容为60pF的环境下，任务频比值可达5MHz以上。